Silicon Epi Wafer
Tấm wafer silicon (Si) epi đề cập đến sự phát triển trực tiếp của một hoặc nhiều lớp trên bề mặt wafer được đánh bóng bằng cách lắng đọng hơi hóa học (CVD) hoặc các phương pháp biểu mô khác. Loại pha tạp, điện trở suất, độ dày, cấu trúc mạng tinh thể, v.v. của tấm wafer biểu mô silicon đều đáp ứng các yêu cầu của các thiết bị cụ thể. Chất tăng trưởng biểu mô silicon được sử dụng để giảm thiểu các khuyết tật do sự phát triển đơn tinh thể của phiến silicon, để wafer epi của silicon có mật độ khuyết tật và hàm lượng oxy thấp hơn, sau đó được sử dụng để sản xuất các thiết bị rời bán dẫn và các sản phẩm mạch tích hợp khác nhau.
Ganwafer offer Silicon Epitaxial Wafer as follows:
Đường kính: 100mm, 125mm, 150mm, 200mm và 300mm *;
Định hướng Wafer: <100>, <111>, <110>;
Độ dày EPI: 1µm đến 150μm.
Chúng tôi cũng cung cấp các dịch vụ tùy chỉnh theo hình tròn.
- Sự miêu tả
- Cuộc điều tra
Miêu tả
Các thông số kỹ thuật chính của màng silicon biểu mô bao gồm loại độ dẫn điện, điện trở suất và tính đồng nhất, độ dày và tính đồng nhất, độ dày lớp chuyển tiếp, biến dạng mô hình biểu mô bị chôn vùi và độ trôi mô hình, độ phẳng bề mặt, mật độ lệch vị trí, đường trượt bề mặt, sương mù bề mặt, lỗi và hố xếp chồng, vv Trong số đó, độ dày và điện trở suất của Si epi wafer là hai mục kiểm tra quan trọng sau quá trình tăng trưởng biểu mô silicon.
1. Đặc điểm kỹ thuật Wafer Silicon Epi 6 inch (150mm)
| Mục | Đặc điểm kỹ thuật | |
| bề mặt | Sub đặc tả số | |
| Phương pháp phát triển phôi | CZ | |
| loại dẫn | N | |
| dopant | Như | |
| Sự định hướng | (100) ± 0,5 ° | |
| Điện trở | ≤0.005Ohm.cm | |
| RRG | ≤15% | |
| [Oi] Nội dung | 8 ~ 18 ppma | |
| Đường kính | 150 ± 0,2 mm | |
| Tiểu Chiều dài phẳng | 55 ~ 60 mm | |
| Tiểu Flat Location | {110} ± 1 ° | |
| Chiều dài Thứ hai Flat | bán | |
| Thứ hai Flat Location | bán | |
| Độ dày | 625 ± 15 um | |
| Backside Đặc điểm: | ||
| 1. BSD / Poly-Si (A) | 1. BSD | |
| 2. SIO2 | 2. LTO: 5000 ± 500 A | |
| 3. Loại trừ cạnh | 3. EE: 0,6 mm | |
| Laser Marking | KHÔNG AI | |
| bề mặt phía trước | Đánh bóng mặt kính | |
| Epi | Kết cấu | N / N + |
| dopant | Phos | |
| Độ dày | 3 ± 0,2 um | |
| Thk.Uniformity | ≤5% | |
| Chức vụ đo lường | Trung tâm (1 pt) 10mm từ mép (4 điểm @ 90 độ) | |
| Phép tính | [Tmax-Tmin] ÷ [[Tmax + Tmin] X100% | |
| Điện trở | 2,5 ± 0,2 Ohm.cm | |
| Res.Uniformity | ≤5% | |
| Chức vụ đo lường | Trung tâm (1 pt) 10mm từ mép (4 điểm @ 90 độ) | |
| Phép tính | [Rmax-Rmin] ÷ [[Rmax + Rmin] X100% | |
| Ngăn xếp Mật độ lỗi | ≤2 (ea / cm2) | |
| Sương mù | KHÔNG AI | |
| vết trầy xước | KHÔNG AI | |
| Miệng núi lửa, Vỏ cam | KHÔNG AI | |
| cạnh Thái | ≤1 / 3 Epi dày | |
| Trượt (mm) | Tổng chiều dài ≤ 1Dia | |
| Vấn đề nước ngoài | KHÔNG AI | |
| Trở lại nhiễm bẩn bề mặt | KHÔNG AI | |
| Tổng số khiếm khuyết Point (hạt) | ≤30@0.3um |
2. Ứng dụng quy trình Silicon Epi
Các tấm silicon epi đã được sử dụng thành công trong sản xuất bóng bán dẫn tần số cao và công suất cao, và các ứng dụng của epi silicon ngày càng trở nên rộng rãi hơn. Trong thiết bị lưỡng cực, cho dù đó là sản xuất bóng bán dẫn, ống nguồn, mạch tích hợp tuyến tính và mạch tích hợp kỹ thuật số, tất cả những điều này đều không thể làm được nếu không có các tấm wafer biểu mô silicon. Đối với các thiết bị MOS, tấm wafer hình trục Si đã được sử dụng rộng rãi do giải pháp của hiệu ứng chốt trong các mạch CMOS. Hiện tại, các mạch BiCMOS cũng được sản xuất bằng cách sử dụng tấm wafer Si epitaxy. Một số thiết bị ghép nối tích điện (CCD) đã được chế tạo trên các tấm silicon hình tròn.
3. Làm thế nào để cải thiện tính nhất quán của các thông số kỹ thuật chính giữa của Silicon Epi Wafer?
Vấn đề cốt lõi đi kèm với sản xuất hàng loạt là tính ổn định, nhất quán và đồng nhất của việc kiểm soát thông số sản phẩm. Chỉ bằng cách cải thiện tính nhất quán của bánh xốp silicon trong mỗi lô mới có thể cải thiện chất lượng và sản lượng của bánh xốp hình tròn. Các nhà sản xuất wafer epiaxial bao gồm chúng tôi tối ưu hóa nhiệt độ phản ứng của lớp biểu mô, tốc độ dòng chảy của khí biểu mô, gradient nhiệt độ tại trung tâm và rìa trong quá trình epi wafer, một wafer silicon hình chóp đạt được chất lượng cao.
Ví dụ, theo các đặc điểm của trường dòng khí biểu mô silic và cơ chế phản ứng CVD, sự phát triển biểu mô Si xảy ra trong lớp lưu giữ (trao đổi chất bằng cách khuếch tán). Vị trí của bề mặt phản ứng trong lớp lưu càng cao, tốc độ khuếch tán càng nhanh, tốc độ tăng trưởng tương ứng càng cao và độ dày càng lớn trong cùng một thời gian quá trình. Do đó, bằng cách điều chỉnh sự phân bố chiều cao của tấm silicon trong trường luồng không khí, có thể thu được tốc độ tăng trưởng biểu mô trên các tấm silicon khác nhau, có thể đạt được điều chỉnh độ dày của lớp màng và có thể đạt được độ dày nhất quán tốt.
